基于FPGA的四阶IIR数字滤波器

ｅｎｔｉｔｙ ｓｍｕｌｔａｄｄ１ ｉｓ

ｐｏｒｔ (ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ: ｉｎ ｓｔｄ＿ｌｏｇｉｃ:

ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);

ｙｏｕｔ: ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０));

ｅｎｄ ｓｍｕｌｔａｄｄ１;

ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｓｍｕｌｔａｄｄ１ ｉｓ

ｓｉｇｎａｌ ｔａｎ,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;

ｓｉｇｎａｌ ｃｎｔ: ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔａ,ｔｂ,ｔａａ,ｔｂｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(８ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｍｐａ,ｔｍｐｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(１８ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｐｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ,２２ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｙｔｍｐ,ｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２３ ｄｏｗｎｔｏ ０);

ｃｏｎｓｔａｎｔ ａ０:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０:＝“０００００１１１００”

（其余常数说明略）

ｂｅｇｉｎ

ｔｐ２ｎ＜＝ｔａｎ ｘｏｒ ｔｂｎ;－－求补后送阵列乘法器

ｔａａ＜＝ｎｏｔ ｔａ ＋‘１’ ｗｈｅｎ (ｔａｎ＝‘１’) ｅｌｓｅ ｔａ;

ｔｂｂ＜＝ｎｏｔ ｔｂ ＋‘１’ ｗｈｅｎ (ｔｂｎ＝‘１’) ｅｌｓｅ ｔｂ;

ｔｐｐ＜＝‘１’＆‘１’＆‘１’＆‘１’＆ ｎｏｔ ｔｐ ＋‘１’ ｗｈｅｎ(ｔｐ２ｎ＝‘１’) ｅｌｓｅ ｔｐ;

ｔｍｐａ＜＝ａ０ ｗｈｅｎ ｃｎｔ＝０ ｅｌｓｅ

ａ１ ｗｈｅｎ ｃｎｔ＝１ ｅｌｓｅ

ａ２ ｗｈｅｎ ｃｎｔ＝２ ｅｌｓｅ

ｂ０ ｗｈｅｎ ｃｎｔ＝３ ｅｌｓｅ

ｂ１ ｗｈｅｎ ｃｎｔ＝４ ｅｌｓｅ (ｏｔｈｅｒｓ＝＞‘０’);

ｔｍｐｂ＜＝ｘ０ ｗｈｅｎ ｃｎｔ＝０ ｅｌｓｅ

ｘ１ ｗｈｅｎ ｃｎｔ＝１ ｅｌｓｅ

ｘ２ ｗｈｅｎ ｃｎｔ＝２ ｅｌｓｅ

ｙ０ ｗｈｅｎ ｃｎｔ＝３ ｅｌｓｅ

ｙ１ ｗｈｅｎ ｃｎｔ＝４ ｅｌｓｅ (ｏｔｈｅｒｓ＝＞‘０’);

ｔａ＜＝ｔｍｐａ(８ ｄｏｗｎｔｏ ０);ｔｂ＜＝ｔｍｐｂ(８ ｄｏｗｎｔｏ ０);

ｔａｎ＜＝ｔｍｐａ(９);ｔｂｎ＜＝ｔｍｐｂ(９);

ｔｐ＜＝ｔａａ*ｔｂｂ;

ｐ＜＝(ｏｔｈｅｒｓ＝＞‘０’) ｗｈｅｎ (ｔｍｐｂ＝“００００００００００”) ｅｌｓｅ

ｔｐ２ｎ ＆ ｔｐｐ;

ｐｒｏｃｅｓｓ (ｃｌｋ＿ｒｅｇ,ｃｌｋ＿ｒｅｇｂｔ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ＿ｒｅｇ＝‘１’ ｔｈｅｎ ｃｎｔ＜＝“０００”;ｙｔｍｐ＜＝(ｏｔｈｅｒｓ＝＞‘０’);

ｅｌｓｉｆ (ｃｌｋ＿ｒｅｇｂｔ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＿ｒｅｇｂｔ＝‘１’) ｔｈｅｎ

ｉｆ ｃｎｔ＜５ ｔｈｅｎ ｃｎｔ＜＝ｃｎｔ＋１;ｙｔｍｐ＜＝ｙｔｍｐ＋ｐ;

ｅｌｓｉｆ (ｃｎｔ＝５) ｔｈｅｎ

ｉｆ ｙｔｍｐ(７)＝‘１’ ｔｈｅｎ

ｙｏｕｔ(８ ｄｏｗｎｔｏ ０)＜＝ｙｔｍｐ(１６ ｄｏｗｎｔｏ ８)＋１;

ｙｏｕｔ(９)＜＝ｙｔｍｐ（２３）；

ｅｌｓｅ ｙｏｕｔ（８ ｄｏｗｎｔｏ ０）＜＝ｙｔｍｐ（１６ ｄｏｗｎｔｏ ８）；

ｙｏｕｔ（９）＜＝ｙｔｍｐ（２３）； ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ；

ｅｎｄ ｂｅｈａｖ；

ＩＩＲ２模块的输出数据采用将补码最高符号位直接取反转换为移码后，就可以送到ＤＡＣ７５２０实现双极性信号输出。

 本文采用一个折中的方法实现，即乘加单元（ＭＡＣ）的乘法器采用阵列乘法器，而不使用串行乘法器，以提高运算速度。需要注意的是，ＭＡＸ＋ｐｌｕｓⅡ的ＬＰＭ库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘数转换为无符号数相乘后，再将乘积转换为补码乘积输出。每个二阶节完成一次运算共需要６个时钟周期，而且需采用各自独立的ＭＡＣ实现两级流水线结构，即每个数据经过两个二阶节输出只需要６个时钟周期。

２．１ 系统原理框图

系统原理框图如图２所示，模拟信号经过ＴＬＣ５５１０转换为００Ｈ～ＦＦＨ的二进制数后，送入四阶ＩＩＲ低通滤波器，处理后输出１０位二进制数送ＡＤ７５２０得到双极性的模拟电压输出。

图3 四阶IIR滤波器的顶层原理图

３ 系统性能测试